摘 要： 针对重离子加速器（HIRFL）的低电平相幅稳定系统，设计了以同步置位直接数字频率合成器（DDS）技术为基础的同步相位信号源作为系统的不同频、严相位的基准信号源。以FPGA芯片为核心，采用VHDL语言设计各功能模块，简化了设计过程，便于升级。经过电路设计、模块仿真和现场测试，验证了设计的正确性。测试结果表明：该系统具有可靠性高、精度高、稳定度高、频率范围宽、便于控制等优点。
关键词： 信号源； DDS； FPGA； 同步置位
中图分类号： TN741⁃34 文献标识码： A 文章编号： 1004⁃373X（2014）14⁃0014⁃04
Design of synchronous phase signal source based on DDS
ZHANG Hong⁃tao， LI Qiang， LI Jing
（The 54th Research Institute of CETC， Shijiazhuang 050081， China）
Abstract： A synchronous phase signal source based on synchronous set direct digital synthesis（DDS） technology as a various frequency and strict in⁃phase reference signal source of system was designed for low level phase and magnitude stabilization system of HIRFL. Taking FPGA as the kernel， the functional modules was designed with the VHDL language， which simplified the design process. It is easy to upgrade. The validity of system was verified by the circuit design， module simulation and test on spot. Performance test results show that the system has the advantages of high reliability， high precision， high stability and wide frequency range， and is easy to control.
Keywords： signal source； DDS； FPGA； synchronous set
0 引 言
同步相位信号源作为HIRFL（重离子加速器）的低电平相幅稳定系统基准信号源，负责为各个腔体（聚束器NB、主器SSC和小器SFC）的相幅稳定系统提供高频率稳定度与幅度稳定度的纯净信号，是整个相幅稳定系统实现数字化的核心部分。旧系统通过外置信号源加模拟分频单元实现，电路构造复杂，精度低，体积庞大，调节不方便，维护困难。
FPGA芯片具有高速、高可靠性、高集成度、现场可编程等优点，因而在通信、数据处理、网络、仪器、工业控制、军事和航空航天等众多领域得到了广泛应用[1]。FPGA芯片使用非常灵活，同一片FPGA通过不同的编程数据可以产生不同的电路功能，十分适合实现DDS技术[2]。
新设计的同步相位信号源以FPGA芯片为核心，在FPGA芯片内部实现DDS模块，并结合DSP控制电路、高速D/A、模拟滤波和放大电路等进行了硬件电路设计，能同时产生高精度、高稳定度的三种腔体的相幅稳定系统所需的同步相位基准信号，设备体积减小，操作方便，提高了设备可靠性，易于扩展。
1 系统设计
同步相位信号源分为基础同步相位信号源、÷M同步相位信号源与÷N同步相位信号源三个基准信号源。其中基础同步相位信号源作为聚束器的输入基准信号源。÷M同步相位信号源作为主器的输入基准信号源；÷N同步相位信号源作为小器的输入基准信号源。
同步相位信号源系统组成如图1所示，包括监控控制显示电路、DSP芯片、FPGA芯片、D/A转换电路、滤波电路和放大电路等。监控控制显示电路由按键模块、显示模块和监控单元组成，显示模块可显示输出信号频率、分频比（M和N）等其他参数信息，通过按键模块进行相关设置；DSP芯片通过串口接收监控单元传输来的聚束器频率设置值[f0]、分频比M和N等数据，在DSP内部对[f0]进行精准分频得到主器频率设置值[f1]和小器频率设置值[f2]，同时同步控制单元产生清零同步信号送到FPGA内部，[f0]，[f1]和[f2]作为频率控制字通过外部存储器接口传输到FPGA芯片内部；在FPGA内部实现三路DDS模块，输出三路数字信号，经过D/A转换器转换为模拟信号，并通过滤波放大后得到不同频严同相的基准信号。
图1 同步相位信号源的系统框图
2 模块设计
2.1 DDS模块的FPGA设计
2.1.1 DDS基本原理
DDS的基本工作原理为：在参考时钟的驱动下，相位累加器对频率控制字进行线性累加，得到的相位码对波形存储器寻址，使之输出相应的幅度码，经过模数转换器得到相应的阶梯波，最后再使用低通滤波器对其进行平滑，得到所需频率的平滑连续的波形，其结构框图如图2所示[3]。
图2 DDS的结构框图
DDS的输出频率为[4]：
[fout=fclk∙K2N] （1）
式中，N为相位累加器位宽；[fclk]为系统工作频率；K为频率控制字。
频率分辨率为：
[Δf=fclk2N] （2）
2.1.2 相位累加器设计
相位累加器是同步信号源的核心部件，由N位加法器与N位累加寄存器级联构成。同步信号源由三个相位累加器构成，三个相位累加器在同步控制单元产生的清零信号下内部延时寄存器清零，并在下一个时钟同时开始对频率控制字进行累加，产生不同频严同相的相位信息。FPGA内部三路DDS模块除了频率控制字不同以外，其他构成完全相同。单路DDS的FPGA内部实现框图如图3所示。由式（2）可知，N越大频率分辨率越高，为了提高基准信号的频率分辨率，本设计中N=48，[fclk]=216 MHz，可以实现[μHz]的分辨率。FPGA芯片选用Xilinx公司的Virtex⁃5系列XC5VSX95T[5]。芯片内部含有丰富的乘法器核（DSP48E）和片内RAM资源，非常适合需要高性能DSP计算能力和高存储器逻辑的设计，DSP48E核包含一个25×18补码乘法器和一个48位加法器/减法器/累加器，在一个DSP列中完全可级联，无需外部布线资源[6]。在设计中，使用三个DSP48E核来实现三路相位累加器功能，无需其他逻辑资源，在高速时钟工作中易于实现，稳定可靠。
图3 单路DDS的FPGA内部实现框图
2.1.3 波形存储器设计
波形存储器用于存放量化的波形数据，它将相位累加器生成的相位值转变成波形的幅度值，在系统中完成相位幅度转换的功能[7]。综合考虑相位截断误差和幅度量化误差，根据系统性能要求，ROM寻址位数为24位，幅度量化位数为18位。如果直接用24位ROM则需要大约288 MB资源，会使系统功耗增大，可靠性下降。为了进一步节约ROM资源，采用压缩ROM容量的方法，把寻址位数分为高12位和低12位地址，对应建立表格[φh]和[φl]，分别查表后，根据式（3）计算可得所需要的正弦值：
[sinφh+φl=sinφh∙cosφl+cosφh∙sinφl] （3）
按照上述方法需要用到4块12位ROM，大约需要288 Kb资源，极大的节约了ROM资源。使用FPGA芯片自带的IP核Block Memory ROM来实现4块12位ROM，使用DSP48E 核来实现18位乘法器和36位加法器。使用经过严格测试和优化过的IP核，可大大降低系统设计的繁琐程度，提高系统稳定性。
36位加法器输出数据经过截位处理后为14位有符号位数据， D/A转换器需要用到14位无符号位数据，必须经过波形变换转换成合适D/A转换器的数据。
2.2 同步设计
为了产生三路不同频严同相的基准信号，需要做同步处理。同步控制单元在DSP芯片内部实现，DSP通过外部存储器接口把频率值、分频比等信息送到FPGA，同时把同步清零信号送到FPGA内部相位累加器。产生同步清零的条件包括：
（1）开机设置完成后；
（2）分频比改变或频率设置值改变；
（3）外部的复位信号；
（4）外部的重新同步请求信号。
2.3 D/A转换器设计
D/A转换器完成数据的数模转换，芯片选用TI公司DAC5675A，该芯片采样位数为14位，最高采样频率可到400 MSPS。采用3.3 V单电源供电，芯片自带1.2 V参考电压，其70 MHz中频的无杂散动态范围[8]达69 dB。DAC5675A的信号输入采用的是LVDS标准，可以很方便的与FPGA进行接口连接，实现低噪声的高速信号传输。DAC5675A是模拟差分输出，可以很好地改善芯片的失真和噪声性能。
图4 主器路D/A与FPGA连接图
图4为主器路D/A与FPGA连接图，通过FPGA的BANK23输出D/A的数据和时钟，在FPGA内部实现LVDS电平标准的转换。D/A时钟由FPGA内部DCM时钟管理模块产生，应用DCM可减少时钟分布引起的延时，以减少时钟在输出端口间的偏差和抖动，实现差分时钟的严格相位反相[9]。此外，DCM还可以对其时钟输出进行动态调整，这在调整高速数据流与D/A时钟的匹配时发挥了重要的作用。模拟差分输出通过1∶1变压器转换为单端信号，经过滤波电路、放大电路后输出。
2.4 时钟设计
时钟模块是系统的重要组成部分，同步基准信号的产生、内部逻辑与计算、D/A转换都在时钟的同步下进行。它的性能决定了输出基准信号的频率稳定度和相位噪声。根据设计指标要求，采用高稳定度恒温晶振作为系统时钟，其频率为216 MHz，频率的日稳定度为2×10-9，相位噪声为-130 dBc/Hz@1 kHz。
3 系统验证及测试结果
使用FPGA进行模块设计时，如果要观察FPGA内部节点的信号，传统方法是通过编程，把内部节点信号连接到FPGA的外部管脚上，通过示波器或逻辑分析仪观察，但这种方法存在很大局限性[10]。为解决这些问题，Xilinx公司推出虚拟逻辑分析仪ChipScope Pro工具，将硬件逻辑分析模块和源设计都集成到FPGA中。不需额外的测试管脚，通过JTAG口就可看到内部节点信号，只需要占用片内少量的BlockRAM和逻辑资源，逻辑分析灵活方便。
本设计使用Xilinx ISE 11.4进行编译和综合，为了验证设计的正确性，采用ChipScope Pro工具对FPGA内部DDS模块的输出进行在线逻辑分析，波形如图5所示，DDS模块功能验证无误。通过监控设置频率、分频比等参数，用频谱仪测试聚数器、主器和小器的基准信号输出，信号频谱如图6～图8所示。
图5 Chipscope显示波形
图6 聚数器36 MHz基准信号
图7 主器12 MHz基准信号
图8 小器5.5 MHz基准信号
4 结 语
利用FPGA芯片和DDS技术设计的同步相位信号源，实现了三路不同频、严相位的基准信号同步输出，输出频率范围为5.5～55 MHz，频率测量准确无误差，频率精度高，分辨率可达[μHz]，外围电路简单，采用一块FPGA实现三路DDS模块，一致性和稳定性高，配置灵活，降低了设计成本，可以广泛地应用于各种加速器腔体的相位与幅度稳定系统中，具有较高的推广应用价值。
参考文献
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